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動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)設(shè)計(jì)正走向立體(3D)堆疊架構(gòu)。電子產(chǎn)品對(duì)尺寸及效能要求日益嚴(yán)苛，促使DRAM制造商積極采納3D堆疊與Wide I/O設(shè)計(jì)架構(gòu)，以在晶片尺寸微縮同時(shí)，提高記憶體密度與頻寬效能，并降低傳輸每位元所需的功耗。

　　動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)產(chǎn)業(yè)已形成三巨頭的態(tài)勢(shì)。2013年7月31日，美國(guó)的美光(Micron)完成了對(duì)日本爾必達(dá)(Elpida)與臺(tái)灣瑞晶的購(gòu)并，并且取得華亞的營(yíng)運(yùn)主導(dǎo)權(quán)后，現(xiàn)在臺(tái)面上所謂的DRAM三大公司(The Big Three)，系包括韓國(guó)三星(Samsung)與海力士(SK Hynix)，加上擴(kuò)張之后的美光。DRAM產(chǎn)業(yè)積極整并的趨勢(shì)，可以由圖1三大業(yè)者合計(jì)的市場(chǎng)占有率變化一窺端倪--從2007年第一季的約69%，一路上升至2013年第四季的約92%。

　　圖1　三大DRAM公司市占率分析　資料來源：DRAMeXchange

　　三巨頭壟斷DRAM市場(chǎng)　臺(tái)DRAM業(yè)者拚轉(zhuǎn)型

　　過去PC當(dāng)?shù)罆r(shí)，大部分產(chǎn)能聚集于標(biāo)準(zhǔn)型DRAM。一旦PC市場(chǎng)蓬勃，易造成DRAM短缺，單價(jià)開始升高；此時(shí)，廠商也會(huì)開始增加產(chǎn)能，使得供給追上需求，但也容易導(dǎo)致供給失衡，使價(jià)格崩跌。隨著PC市場(chǎng)衰退，標(biāo)準(zhǔn)型DRAM景況愈來愈嚴(yán)峻，但是由于三大公司的寡占，供給得以控制，并維持價(jià)格的穩(wěn)定與上揚(yáng)。以結(jié)果而言，確實(shí)讓存活的業(yè)者受惠，卻是留給臺(tái)灣剩下不到10%的市場(chǎng)。臺(tái)灣的DRAM廠商紛紛退出標(biāo)準(zhǔn)型DRAM。在歷經(jīng)茂德轉(zhuǎn)型為無(wú)晶圓廠(Fabless)、華邦轉(zhuǎn)型為輕晶圓廠(Fab-lite)、力晶轉(zhuǎn)型為晶圓代工廠、南亞轉(zhuǎn)攻利基型市場(chǎng)之后，現(xiàn)在臺(tái)灣的DRAM產(chǎn)業(yè)處于無(wú)力擴(kuò)張產(chǎn)能，同時(shí)制程技術(shù)又落后一至一點(diǎn)五個(gè)世代的窘境。  

　　臺(tái)灣的DRAM廠商雖然在利基型DRAM市場(chǎng)耕耘許久，但是大多著力于特殊型DRAM，出貨又以低容量產(chǎn)品為主。低容量記憶體的核心陣列(Core Array)在面積上所占據(jù)的比重較低，周邊電路得以沿襲舊有的設(shè)計(jì)或進(jìn)行微幅的修改。長(zhǎng)久以來，臺(tái)灣的DRAM廠商依循摩爾定律(Moore's Law)，透過導(dǎo)入更先進(jìn)的制程技術(shù)，增加每片晶圓上的晶片數(shù)，降低單位的生產(chǎn)成本。只不過，先進(jìn)制程的取得幾乎都是經(jīng)由外部技術(shù)移轉(zhuǎn)。臺(tái)灣的DRAM廠商在低功率的制程發(fā)展與高能效的規(guī)格設(shè)計(jì)等附加價(jià)值，與三大公司相比仍有一段落差。  

　　臺(tái)灣的DRAM產(chǎn)業(yè)轉(zhuǎn)型造就了獨(dú)特的DRAM無(wú)晶圓廠與晶圓代工的經(jīng)營(yíng)模式。因?yàn)闊o(wú)論制造、封裝、測(cè)試皆委由第三方，無(wú)晶圓廠的資本密集程度較低。又因?yàn)榕_(tái)灣的半導(dǎo)體產(chǎn)業(yè)上、下游銜接完整，因此具有發(fā)展優(yōu)勢(shì)。不過，即便是利基型產(chǎn)品，售價(jià)仍舊隨著時(shí)間的推移而下跌。為了維持收入，無(wú)晶圓廠必須提高現(xiàn)有產(chǎn)品的銷量、取得相稱的成本降幅，或?qū)肜麧?rùn)較高的新產(chǎn)品，在總量上抵消或彌補(bǔ)預(yù)期的售價(jià)跌幅。若要提高產(chǎn)品的銷量，第三方必須分配更大的產(chǎn)能或提高良率。DRAM晶圓代工廠因?yàn)闊o(wú)法自外于產(chǎn)業(yè)整并的影響，同時(shí)自身的財(cái)務(wù)狀況也非十分健全，通常難以保證長(zhǎng)期的產(chǎn)能；因此，投入改變傳統(tǒng)架構(gòu)的客制化DRAM的新產(chǎn)品開發(fā)似乎較為可行。  

　　與終端產(chǎn)品應(yīng)用緊密結(jié)合　客制化DRAM勢(shì)力抬頭

　　利基型與標(biāo)準(zhǔn)型的差異是其客制化的程度較高，因而與終端產(chǎn)品的結(jié)合也更緊密。譬如，行動(dòng)型DRAM是按季議價(jià)接單制造，使得供給符合需求，生產(chǎn)行動(dòng)型DRAM的廠商就能夠產(chǎn)生利潤(rùn)。受惠于智慧型手機(jī)應(yīng)用的拓展，單機(jī)搭載的行動(dòng)型DRAM位元量也隨之攀升，但是三大公司在行動(dòng)型DRAM的市場(chǎng)占有率接近100%，臺(tái)灣的DRAM廠商的影響力幾乎無(wú)足輕重。  

　　無(wú)論是標(biāo)準(zhǔn)型或行動(dòng)型DRAM，很自然地成為寡占市場(chǎng)上少數(shù)決定的游戲。最明顯的例子是，三大公司可以在標(biāo)準(zhǔn)正式公布之前，就開始試產(chǎn)與送樣，而且總能為他們所認(rèn)可的標(biāo)準(zhǔn)找到客戶，并提前在其產(chǎn)品上的使用做設(shè)計(jì)。即便如此，三大公司也認(rèn)知DRAM產(chǎn)業(yè)正逐漸走向客制化。換言之，DRAM廠商現(xiàn)在要與客戶共同開發(fā)，提供記憶體的解決方案?？椭苹某潭瓤梢孕〉叫薷臉?biāo)準(zhǔn)型DRAM某一個(gè)對(duì)特定應(yīng)用相對(duì)重要的時(shí)序參數(shù)，大到使用矽穿孔(Through Silicon Via, TSV)的異質(zhì)晶片堆疊架構(gòu)，打造新的利基型DRAM。  

　　超越摩爾定律　廠商競(jìng)逐3D DRAM技術(shù)

　　半導(dǎo)體產(chǎn)業(yè)在預(yù)期成長(zhǎng)趨緩、產(chǎn)能擴(kuò)充受限、制程微縮接近極限等考量之下，超越摩爾定律，讓元件朝垂直方向整合，就變成追求的目標(biāo)。  

　　所謂的「三維(3D)整合」在形成多層的主動(dòng)元件時(shí)產(chǎn)生許多不同的方法，這里或許可以簡(jiǎn)單地以制作順序區(qū)分為循序式(Sequential)與并行式(Parallel)兩種。前者意指上、下層主動(dòng)元件的形成是在同一晶片上循序漸進(jìn)，層層累積；后者則意指上、下層主動(dòng)元件的形成是各屬不同晶片分別并行，片片堆疊。它們的差異可以用上、下層主動(dòng)元件的垂直距離加以區(qū)別--循序式三維整合的垂直距離小于1微米(μm)，并行式三維整合的垂直距離通常大于10微米。  

　　循序式三維整合是單晶同質(zhì)整合，因此追求裝填密度的提升若非唯一也會(huì)是它最大的訴求。并行式三維整合允許不同的制程與技術(shù)節(jié)點(diǎn)的晶片堆疊，可以將各自的優(yōu)點(diǎn)結(jié)合，也就是異質(zhì)整合。異質(zhì)整合依技術(shù)與設(shè)備到位的情況來看，由前段制程提供者(如晶圓代工廠)向后延伸，因?yàn)榭梢灾鲃?dòng)地開發(fā)載具，比較容易獲得進(jìn)展。由后段制程提供者(如封裝測(cè)試廠)向前延伸，因?yàn)槠毡槿狈υO(shè)計(jì)能力，只能被動(dòng)地取得載具，因此需要較長(zhǎng)時(shí)間發(fā)展。  

　　DRAM核心的記憶單元將儲(chǔ)存電容器(Storage Capacitor)堆疊在存取電晶體(Access Transistor)之上，早已在同一晶片上朝垂直方向整合主動(dòng)元件(電晶體)與被動(dòng)元件(電容器)，因此幾乎都采取并行式三維整合，藉由晶片堆疊增加容量或頻寬。混合記憶體立方(Hybrid Memory Cube, HMC)就是這種新型態(tài)利基型DRAM的一個(gè)范例。  

　　[@B]．利基型3D DRAM典范—HMC[@C] ．利基型3D DRAM典范—HMC

　　HMC是DRAM與邏輯晶片的異質(zhì)整合，以矽穿孔垂直連線，以微凸塊(Micro Bump)接合，堆疊四或八顆做為資料儲(chǔ)存的DRAM晶片在一顆做為管理與介面的邏輯晶片之上。它的進(jìn)展是由美光主導(dǎo)，如圖2所示：首先藉著第一代原型產(chǎn)品的概念驗(yàn)證，并且在2011年9月英特爾科技論壇(Intel Developer Forum)展示，引起廣泛的注意；之后成立聯(lián)盟共同發(fā)展，公布第二代量產(chǎn)產(chǎn)品的規(guī)格書，開始試產(chǎn)與送樣；然后再有聯(lián)盟成員的廠商配合以現(xiàn)有產(chǎn)品做系統(tǒng)呈現(xiàn)或未來產(chǎn)品做規(guī)畫。  

　　圖2　DRAM晶片堆疊過去3年的發(fā)展

　?。畼?biāo)準(zhǔn)型DRAM堆疊遇瓶頸

　　標(biāo)準(zhǔn)型DRAM晶片堆疊，特別是第三代雙倍資料率記憶體(DDR3)，從2010年開始就有廠商陸續(xù)宣示已經(jīng)準(zhǔn)備就緒，但是進(jìn)展卻遠(yuǎn)不如利基型DRAM順?biāo)臁Ｆ渲幸粋€(gè)原因，可能是因?yàn)閷?duì)效能的提升通常與下世代產(chǎn)品預(yù)期相符，例如DDR3到DDR4。在成本、技術(shù)、產(chǎn)業(yè)鏈等考量下，客戶寧可等待下世代產(chǎn)品，也不愿冒險(xiǎn)使用。因此有些人認(rèn)為標(biāo)準(zhǔn)型DRAM晶片堆疊也許要在現(xiàn)在DDR世代結(jié)束之后才會(huì)開始。  

　　行動(dòng)型DRAM使用的一種寬輸出/入(Wide I/O)架構(gòu)，系將四條獨(dú)立的128位元200Mbit/s通道置于單一晶片上，并可以透過并行式三維整合堆疊至多四顆晶片，提高記憶容量。固態(tài)技術(shù)協(xié)會(huì)(JEDEC)在2011年9月28日頒布MO-305產(chǎn)品輪廓，2012年1月5日頒布JESD229規(guī)格書，確實(shí)將此一架構(gòu)與介面標(biāo)準(zhǔn)化，但在少數(shù)實(shí)際產(chǎn)品應(yīng)用卻出現(xiàn)無(wú)法與JEDEC標(biāo)準(zhǔn)相容的介面，如圖3所示。因?yàn)樵谙到y(tǒng)上異質(zhì)整合須要求DRAM晶片與邏輯晶片更密切的結(jié)合，前段的設(shè)計(jì)、制造與后段的封裝與測(cè)試技術(shù)變得環(huán)環(huán)相扣，這些需求其實(shí)都與客制化無(wú)異，標(biāo)準(zhǔn)化扮演的角色似乎也隨著DRAM產(chǎn)業(yè)整并而越來越弱。  

　　圖3　三星 Wide I/O DRAM與JEDEC規(guī)范的微凸塊分配的差異

　　DRAM的發(fā)展趨勢(shì)--大頻寬、高能效

　　DRAM的發(fā)展可以從過去其資料傳輸?shù)募夥孱l寬，與傳輸每位元所需要的能源效率的改變觀察(圖4)。隨著產(chǎn)品世代的更迭，DRAM為了符合效能需求提供更大的尖峰頻寬，同時(shí)也提高能源效率以維持功率中立(Power Neutrality)。行動(dòng)型DRAM的功率大約1瓦(W)，繪圖型DRAM的功率大約4瓦，高效能計(jì)算(High-performance Computing, HPC)用DRAM的功率則是15瓦或更大?？梢灶A(yù)期這個(gè)趨勢(shì)將繼續(xù)，JEDEC商定中的Wide I/O 2與高頻寬記憶體(High Bandwidth Memory, HBM)基本上都在這個(gè)能源效率擠壓在小于5pJ/b的設(shè)計(jì)空間探索，使得傳統(tǒng)的DRAM架構(gòu)逐漸難以應(yīng)付。  

　　圖4　DRAM頻寬增加與能效提升趨勢(shì)分析

　　只在意核心通量(Core Throughput)的設(shè)計(jì)，會(huì)將輸出/入位元數(shù)與資料傳送率當(dāng)做折衷的參數(shù)，輸出/入埠越寬或資料傳送率越高，都將增加功率消耗與晶片面積。為了維持功率中立，就要減少輸出/入電容、擺幅與資料轉(zhuǎn)變，異質(zhì)整合的晶片堆疊就有這些益處。  

　　另一方面，過去20年間DRAM核心陣列的傳播時(shí)延，受限于列線的RC時(shí)間常數(shù)，平均每年只減少不到5%。圖5顯示W(wǎng)ide I/O DRAM的列周期時(shí)間(Row Cycle Time, tRC)，相較于各個(gè)DDR世代，并未出現(xiàn)太大的改變。隨機(jī)列周期時(shí)間決定存取DRAM的潛伏(Latency)，是記憶體階層設(shè)計(jì)的重要參數(shù)。  

　　圖5　Wide I/O DRAM與不同DDR世代的列周期時(shí)間比較

　　處理器晶片內(nèi)嵌的最后一層快取記憶體(Last Level Cache, LLC)，通常在記憶體階層的第二或第三層，與外置的做為主記憶體的DRAM，不論是延遲或容量，在比值上都有明顯的差異(圖6)。換言之，大部分的資料被存放在速度很慢的主記憶體，這就是記憶墻(Memory Wall)的表征。近來處理器的核心數(shù)迅速增加，它們之間存在的鴻溝也越來越大。  

　　圖6　存在目前記憶體階層的延遲時(shí)間與儲(chǔ)存容量鴻溝

　　以英特爾(Intel)的處理器為例，在短短的3年內(nèi)，其最大核心數(shù)從8上升至15，因此再插入一層以分立DRAM晶片做成的快取記憶體似乎可行。這個(gè)新的快取DRAM的延遲約在10～25奈秒(ns)，每核平均分配的容量約在16~512百萬(wàn)位元組，同樣地在異質(zhì)整合的晶片堆疊也能派得上用場(chǎng)。  

　　(本文作者為工研院資通所技術(shù)組長(zhǎng))