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美商賽靈思(Xilinx, Inc.)宣布推出支援SoC加強(qiáng)型開發(fā)環(huán)境的 Vivado 設(shè)計套件2014.1版。全新版本的 Vivado 設(shè)計套件可為 UltraFast 設(shè)計方法增加自動化功能，并可為所有元件提供平均快25%的執(zhí)行時間和5%的效能提升。此外，2014.1版另一項(xiàng)新功能是在 Vivado HLS (高階合成)中增加 OpenCL 核心的硬體加速功能。

　　目前已有超過2,500家客戶接受過UltraFast設(shè)計方法的訓(xùn)練，另外 UltraFast 設(shè)計方法教學(xué)影片也有30,000次觀看次數(shù)，賽靈思將持續(xù)提升此設(shè)計方法的知名度和采用度 ，以增加系統(tǒng)設(shè)計師的生產(chǎn)力。設(shè)計團(tuán)隊(duì)運(yùn)用 UltraFast 設(shè)計方法，相較于沒有使用 UltraFast 設(shè)計方法的設(shè)計專案，可將設(shè)計時間從數(shù)月縮短到數(shù)周即可完成。

　　現(xiàn)在全新第二版本的 Vivado 設(shè)計套件中的 UltraFast 設(shè)計方法可支援28奈米的7系列和20奈米的 UltraScale 元件。 UltraScale 架構(gòu)在全面可程式架構(gòu)的基礎(chǔ)上采用先進(jìn)的 ASIC 技術(shù)，實(shí)現(xiàn)數(shù)百Gbps的系統(tǒng)級效能，并以全線速支援智慧型處理技術(shù)，可擴(kuò)充至terabit級和teraflop級浮點(diǎn)運(yùn)算技術(shù)。新款設(shè)計方法也內(nèi)含了使用Cadence、Mentor Graphics和Synopsys流程的高階合成、部份重新配置和驗(yàn)證作業(yè)。

　　用UltraFast設(shè)計方法是提升生產(chǎn)力的最佳作法，關(guān)鍵在于能否用正確的方法來約束設(shè)計以達(dá)到快速的時序收歛。 Vivado 設(shè)計套件2014.1版可透過全新互動式的時序約束精靈自動加入正確的建置約束條件。精靈套件內(nèi)的智慧型功能會要求 Vivado 設(shè)計資料庫取得時脈結(jié)構(gòu)和通常來自IP再用而產(chǎn)生的約束條件，然后會引導(dǎo)使用者用正確的方法對設(shè)計其他部份加以約束。

　　Vivado 設(shè)計套件2014.1版還配套推出全新的 Xilinx Tcl Store ，可讓設(shè)計社群自由發(fā)布和分享能發(fā)揮有用功能及提升生產(chǎn)力的描述指令。在Vivado整合式設(shè)計環(huán)境中即可使用這個工具指命語言(Tcl)線上商店，并能提供一個開放原始碼庫，讓設(shè)計人員可以使用能夠發(fā)揮 Vivado 設(shè)計套件核心功能的描述指令，也可讓設(shè)計工具專家分享提升大型使用者社群作業(yè)效率的程式碼。Tcl應(yīng)用程式從即日起上市，可提供客制化報告、分析、最佳化功能、工具流程控管和各種設(shè)計變更。

　　當(dāng)Vivado高階合成法(HLS)用于目前各種無線通訊、醫(yī)療、國防和消費(fèi)性應(yīng)用的先進(jìn)演算法中，以加速IP建置，可讓C、C++和System C規(guī)格在不需手動建置RTL的情況下，直接用于Xilinx All Programmable元件。 Vivado IPI (Vivado IP Integrator) 和 Vivado HLS 的結(jié)合可有效 降低各種開發(fā)成本，其成本相較于采用RTL方法可降低15倍。

　　隨著 Vivado 設(shè)計套件2014.1版的推出， Vivado HLS 現(xiàn)在可提供初期的 OpenCL核心支援。 OpenCL 可為編寫用于異質(zhì)平臺的核心提供架構(gòu)和程式語言，現(xiàn)在可以順利轉(zhuǎn)換成 Xilinx All Programmable 元件中的IP。此外，這個版本的Vivado設(shè)計套件可藉由全新的線性代數(shù)函式庫將Vivado HLS的用途延伸至各種訊號處理應(yīng)用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩陣)分解(Cholesky decomposition)、奇異值分解(SVD)、QR因式分解和陣矩乘法等多項(xiàng)功能。

　　Vivado設(shè)計套件2014.1版即日起已可供下載。