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　　OFweek半導(dǎo)體照明網(wǎng)訊 CPLD(Complex Programmable Logic Device)是一種復(fù)雜的用戶可編程邏輯器件，由于采用連續(xù)連接結(jié)構(gòu)。這種結(jié)構(gòu)易于預(yù)測延時(shí)，從而電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。近年來，由于采用先進(jìn)的集成工藝和大批量生產(chǎn)，CPLD器件成本不斷下降，集成密度、速度和性能大幅度提高，一個(gè)芯片就可以實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字電路系統(tǒng);再加上使用方便的開發(fā)工具，使用CPLD器件可以極大地縮短產(chǎn)品開發(fā)周期，給設(shè)計(jì)、修改帶來很大方便[1]。本文以 ALTERA公司的MAX7000系列為例，實(shí)現(xiàn)MCS51單片機(jī)與PC104 ISA總線的并行通信。采用這種通信方式，數(shù)據(jù)傳輸準(zhǔn)確、高速，在12 MHz晶振的MCS51單片機(jī)控制的數(shù)據(jù)采集系統(tǒng)中，可以滿足與PC104 ISA總線接口實(shí)時(shí)通信的要求，通信速率達(dá)200 Kbps。

　　1 系統(tǒng)總體設(shè)計(jì)方案

　　本系統(tǒng)用CLPD實(shí)現(xiàn)單片機(jī)與PC104 ISA總線接口的并行通信。由于PC104主要完成其它方面的數(shù)據(jù)采集工作，只是在空閑時(shí)才能接收單片機(jī)送來的數(shù)據(jù)，所以要求雙方通信的實(shí)時(shí)性很強(qiáng)，但數(shù)據(jù)量不是很大。因此，在系統(tǒng)設(shè)計(jì)中單片機(jī)中斷方式接收數(shù)據(jù)，PC104采用查詢方式接收數(shù)據(jù)。系統(tǒng)設(shè)計(jì)方案如圖1所示。

　　在圖1單片機(jī)部分，D[0..7]是數(shù)據(jù)總線，A[0..15]是地址總線，RD和WR分別是讀寫信號(hào)線，INT0是單片機(jī)的外部中斷。當(dāng)單片機(jī)的外部中斷信號(hào)有效時(shí)，單片機(jī)接收數(shù)據(jù)。

　　在CPLD部分，由一片MAX7000系列中的EPM7128LSC84來實(shí)現(xiàn)，用來完成MCS51與PC104ISA總線接口之間的數(shù)據(jù)傳輸、狀態(tài)查詢及延時(shí)等待。

　　在PC104 ISA部分，只用到ISA的8位數(shù)據(jù)總線D[0..7]，A[0..9]是PC104的地址總線;IOW和IOR是對(duì)指定設(shè)備的讀寫信號(hào);AEN是允許DMA控制地址總線、數(shù)據(jù)總線及讀寫命令線進(jìn)行DMA傳輸，及對(duì)存儲(chǔ)器和I/O設(shè)備的讀寫;IOCHRDY是I/O就緒信號(hào)，I/O通道就緒為高，此時(shí)處理機(jī)產(chǎn)生的存儲(chǔ)器讀寫周期為4個(gè)時(shí)鐘周期，產(chǎn)生的I/O讀寫周期和DMA字節(jié)傳輸均需5個(gè)時(shí)鐘周期，MCS51通過置此信號(hào)為低電平來使CPU插入等待周期，從而延長I /O周期;SYSCLK是系統(tǒng)時(shí)鐘信號(hào)，是為了與外部設(shè)備保持同步;RESETDR是上電復(fù)位或系統(tǒng)初始化邏輯，是系統(tǒng)總清信號(hào)。