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●文/TCL集團(tuán)工業(yè)研究院董小龍 施建華 邵詩(shī)強(qiáng)

　　為了能夠?qū)崿F(xiàn)普通電腦VGA端口數(shù)據(jù)在華映4.8英寸裸眼3D顯示屏上顯示，提出了一種從VGA端口到LVDS端口的數(shù)據(jù)轉(zhuǎn)換系統(tǒng)方案。該系統(tǒng)首先通過AD9883A對(duì)VGA端口圖像進(jìn)行AD轉(zhuǎn)換，然后再進(jìn)行scaler,采用2片SDRAM對(duì)圖像進(jìn)行交替緩存，將采用SDRAM存儲(chǔ)采集到的數(shù)據(jù)通過LVDS發(fā)送器將并行RGB數(shù)據(jù)信號(hào)轉(zhuǎn)換成LVDS信號(hào)，然后傳輸?shù)斤@示屏上顯示。該系統(tǒng)能夠?qū)崟r(shí)地將電腦中的圖像顯示在3D屏上，實(shí)現(xiàn)了裸眼3D的效果。

　　1、引言

　　《阿凡達(dá)》激起了人們對(duì)3D技術(shù)的狂熱追求，使人們意識(shí)到3D顯示的巨大市場(chǎng)價(jià)值。但是由于長(zhǎng)時(shí)間配戴眼鏡會(huì)帶來頭疼及眼睛疲勞等副作用，因此裸眼3D將成為3D顯示技術(shù)發(fā)展的未來。

　　華映光電研制的4.8英寸方向性背光3D顯示屏利用了一種照射方向可控制的方向背光技術(shù)，能將圖像的成像焦點(diǎn)左右快速移動(dòng)，使得透過LCD的光線已經(jīng)帶有方向性。這種背光組件只需配合刷新率為120Hz的液晶顯示面板就可以生成3D影像。其能夠?qū)崿F(xiàn)6位800×480（2D/3D模式）顯示，要求輸入的為低電壓串行LVDS信號(hào)。然而普通電腦VGA輸出的為模擬信號(hào)，所以，必須要經(jīng)過電路轉(zhuǎn)換將VGA輸出轉(zhuǎn)換為所需要的LVDS信號(hào)。為了實(shí)現(xiàn)上述信號(hào)的轉(zhuǎn)換，本文設(shè)計(jì)出一個(gè)基于FPGA的數(shù)據(jù)轉(zhuǎn)換和存儲(chǔ)系統(tǒng)。

　　2、系統(tǒng)總體結(jié)構(gòu)設(shè)計(jì)

　　整個(gè)系統(tǒng)實(shí)現(xiàn)了由普通電腦VGA輸出到3D屏LVDS接口的數(shù)據(jù)實(shí)時(shí)傳遞和轉(zhuǎn)換的功能。主要包括數(shù)據(jù)采集模塊、圖像scaler模塊，F(xiàn)PGA邏輯控制模塊、SDRAM存儲(chǔ)模塊、LVDS發(fā)送模塊。其工作原理為：普通電腦VGA輸出的模擬信號(hào)要經(jīng)過一個(gè)AD轉(zhuǎn)換模塊變成120Hz的8位RGB三路數(shù)字信號(hào)，經(jīng)過scaler模塊成800*480分辨率，6bit的信號(hào)，同時(shí)，為了實(shí)現(xiàn)數(shù)據(jù)實(shí)時(shí)傳輸，采用兩片SDRAM進(jìn)行乒乓操作，一片為寫操作的時(shí)候，另一片讀操作，讀出的數(shù)據(jù)時(shí)序經(jīng)過處理，滿足3D屏?xí)r序的要求，然后經(jīng)LVDS發(fā)送器傳送給3D顯示屏LVDS接口，最終將左右眼各60Hz、分辨率為800×480的兩幅圖像顯示在屏上，實(shí)現(xiàn)裸眼3D顯示。

　　其中，F(xiàn)PGA控制模塊起到了核心作用，它作為控制信號(hào)產(chǎn)生和處理的中樞對(duì)其他外圍電路進(jìn)行實(shí)時(shí)的監(jiān)控和管理。其內(nèi)部包括，scaler模塊，I2C控制模塊、時(shí)鐘同步模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊、SDRAM控制器等模塊組成。FPGA控制模塊內(nèi)部結(jié)構(gòu)如圖1所示：

　　設(shè)計(jì)中采用XILINX公司spartan6系列的XC6SLX45。XC6SLX45具有43661個(gè)邏輯單元，同時(shí)還包含了最大2088kb的Block ram模塊。該芯片的頻率和引腳IO等資源都能很好的滿足本系統(tǒng)的要求。

　　3、系統(tǒng)的具體實(shí)現(xiàn)

　　3.1數(shù)據(jù)的采集和縮放

　　VGA是用于提供圖像信號(hào)的模擬接口，包括RGB3個(gè)模擬信號(hào)分量以及行場(chǎng)同步信號(hào)，在本系統(tǒng)中，AD轉(zhuǎn)換后像素點(diǎn)頻率為800×600×120Hz=57.6MHz。由于模擬的VGA信號(hào)中包含有行、場(chǎng)同步時(shí)間和消隱時(shí)間，因此實(shí)際計(jì)算出來的要比57.6MHz還高，這里暫取66MHz。

　　這么高的采樣率對(duì)AD芯片要求很高。這里選用的是AD9883A,它具有采樣精度為8bit的3路通道，最高采樣率為140Msps,300MB的模擬帶寬，可最高采樣分辨率為1280×1024，刷新率為75Hz的視頻信號(hào)。AD9883A能夠采集多種VGA圖像格式，但卻不能自動(dòng)檢測(cè)圖像格式，必須根據(jù)實(shí)際的指標(biāo)對(duì)內(nèi)部寄存器進(jìn)行初始化，初始化過程通過FPGA一個(gè)I2C模塊依靠AD9883的SDA和SCL兩引腳進(jìn)行，時(shí)序符合I2C總線時(shí)序標(biāo)準(zhǔn)。圖2為重要寄存器的設(shè)置值，其他未設(shè)置的均取默認(rèn)值。

　　由于所采樣到的數(shù)據(jù)分辨率為800*600，并不適合在800*480的屏幕上顯示，因此我們必須在行上進(jìn)行scaler,把600行轉(zhuǎn)換為480行，進(jìn)行一個(gè)5:4的縮小，在這里我們采用雙線性內(nèi)插值，雙線性插值對(duì)于我們這樣的小比列縮放，效果好，計(jì)算量也不算大，正好符合當(dāng)前的需要，對(duì)于點(diǎn)（i+u，j+v）由它周邊的四個(gè)像素決定它的灰度值，　

　　f(i+u,j+v) = (1-u)(1-v)f(i,j) + (1-u)vf(i,j+1) + u(1-v)f(i+1,j) + uvf(i+1,j+1)

　　由于只在行方向插值，則u=0；

　　公式簡(jiǎn)化為：f(i,j+v) = (1-v)f(i,j) + vf(i,j+1)。

　　在這里5:4縮放，則j+v分別為：0+0,1+0.25,2+0.5,3+0.75,5+0,6+0.25…..

　　在FPGA實(shí)現(xiàn)中，我們采用內(nèi)部SRAM暫存兩行數(shù)據(jù)，進(jìn)行運(yùn)算產(chǎn)生新的一行。

　　3.2數(shù)據(jù)位數(shù)的轉(zhuǎn)換

　　在圖像視頻系統(tǒng)開發(fā)中，常常需要用到存儲(chǔ)容量大、讀寫速度快的存儲(chǔ)器。在各種存儲(chǔ)器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。在本系統(tǒng)設(shè)計(jì)中，SDRAM芯片采用SAMSUNG公司的K4S281632B,單片構(gòu)成為2M×16bit×4banks，每個(gè)bank由4096行，512列的16bit存儲(chǔ)陣列構(gòu)成。而從scaler模塊轉(zhuǎn)換過來的是800×480個(gè)24位RGB數(shù)據(jù)，具體的策略為：480行，每一行800個(gè)24位數(shù)據(jù)轉(zhuǎn)換成1200個(gè)16位，并且SDRAM每一行為512個(gè)數(shù)據(jù)，這樣我們就將這一行1200個(gè)數(shù)據(jù)轉(zhuǎn)換為450，450，300三行儲(chǔ)存，一共需要SDRAM的1800行空間。同時(shí)，每一行中24轉(zhuǎn)16位數(shù)據(jù)我們這樣產(chǎn)生：設(shè)置一個(gè)3位移位寄存器使其產(chǎn)生的地址能夠讀2次sram數(shù)據(jù)寫3次sdram數(shù)據(jù)。

　　此外，系統(tǒng)中FPGA主要時(shí)鐘頻率由AD9883A輸出的像素時(shí)鐘66MHz、SDRAM工作頻率由FPGA內(nèi)嵌的DCM模塊建立100MHz,控制LVDS發(fā)送的輸出時(shí)鐘。時(shí)鐘不同，必須在這不同頻率時(shí)鐘之間必須加FIFO來同步。FIFO使用ISE軟件中提供的免費(fèi)IP核，通過使用FPGA內(nèi)部高速RAM來實(shí)現(xiàn)。

　　3.3數(shù)據(jù)的存儲(chǔ)

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